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DRAM行解码器与列选通电路存储阵列寻址与数据通路.docx
资料介绍
DRAM行解码器与列选通电路——存储阵列的寻址与数据通路
摘要
行解码器（Row Decoder）和列选通电路（Column Select）是DRAM芯片中实现存储单元寻址和数据读写的关键外围电路。行解码器根据行地址激活特定的字线，列选通电路根据列地址选择特定的位线进行数据读写。随着DRAM容量增加和工艺微缩，行解码器和列选通电路的设计面临速度和面积的双重挑战。本文从行解码器原理、列选通结构与优化设计等维度，系统分析DRAM寻址电路。
一、行解码器原理
行解码器接收行地址信号，激活对应的字线。字线连接到存储单元的栅极，激活后导通存取晶体管，使存储电容与位线连通。行解码器需驱动大电容负载（字线电容），对驱动能力要求高。
二、列选通电路
列选通电路根据列地址从感测放大器阵列中选择特定的数据输出。列选通通过多路复用器实现，将感测放大器的输出连接到数据总线。
三、行锤击问题
RowHammer是DRAM中的重要可靠性问题，通过频繁激活相邻行导致存储单元电荷泄漏。行解码器设计中需集成RowHammer防护机制，如目标行刷新（TRR）技术。
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