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存储芯片的锁相环与时钟分配网络设计.docx
资料介绍
存储芯片的锁相环与时钟分配网络设计
1 引言
锁相环（PLL）是存储芯片高速接口的核心时钟模块，负责生成精确的时钟信号并实现时钟与数据同步。在DDR5/6、HBM4和PCIe Gen5/6中，PLL的抖动性能直接影响数据眼图裕量和系统误码率。本章系统分析存储芯片PLL的设计原理、关键指标和时钟分配网络优化。
2 PLL基本原理
2.1 架构
PLL由鉴相器（PFD）、电荷泵（CP）、环路滤波器（LF）、压控振荡器（VCO）和分频器组成。PFD比较参考时钟和反馈时钟的相位差，CP和LF将相位差转换为控制电压，VCO调整输出频率，分频器提供反馈时钟。
2.2 关键指标
1. 抖动（Jitter）：时钟周期的随机波动，影响数据眼图裕量
2. 锁定时间：PLL从启动到稳定的时间
3. 相位噪声：频域的抖动表征
4. 功耗：PLL的功耗需控制在数毫瓦以内
3 存储芯片中的PLL应用
3.1 DDR5 PLL
DDR5的PLL需要支持4800-8400MT/s的数据速率，产生多相时钟控制读写时序。PLL的抖动需<1ps RMS。
3.2 HBM4 PLL
HBM4的PLL需支持11.7Gbps的数据速率，使用PLL产生2048位接口的并行时钟，抖动控制需<0.5ps RMS。
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