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面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体芯片的3D堆叠存算融合架构与热管理.do
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体芯片的3D堆叠存算融合架构与热管理
摘要
3D堆叠技术通过将存算阵列层、逻辑控制层和I/O接口层垂直堆叠，可以在不增加芯片面积的前提下提升算力密度和存储带宽。本文针对车载存算一体芯片的高密度集成需求，设计了一种面向车载应用的3D堆叠存算融合架构，将存算阵列层（RRAM）、逻辑控制层（28nm）和I/O接口层（12nm）通过TSV和混合键合垂直集成。3D堆叠架构将存算阵列与逻辑电路之间的数据延迟降低至1ns以内，带宽提升至传统2D方案的4倍。通过嵌入式微流道冷却方案，将3D堆叠芯片的结温控制在85℃以下，为车载存算一体芯片提供了高密度、低延迟的3D堆叠存算融合架构。
一、3D堆叠的设计动机
1.1 带宽瓶颈
在2D芯片中，存算阵列和逻辑电路之间的数据通过片内金属互连传输，互连延迟随距离线性增长。在大型芯片中，跨芯片的数据传输延迟可达10ns以上。
1.2 面积限制
车载芯片的面积受限于封装尺寸和成本，通常限制在400mm²以内。3D堆叠可以在不增加面积的前提下，将算力密度提升3-4倍。
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| 1789812760面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体芯片的3D堆叠存算融合架构与热管理.docx | 37K |
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