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用VHDL 语言设计数字钟,实现在数码管上显示分钟和秒
资料介绍
用VHDL 语言设计数字钟,实现在数码管上显示分钟和秒,并且可以手动调节分钟, 实现分钟的增或者减。该设计包括以下几个部分: (1)分频电路的设计,产生1Hz 的时钟信号,作为秒计时脉冲; (2)手动调节电路,包括“时增”“时减”“分增”“分减”。 (3)时分秒计时电路。 (4)7 段数码管显示电路。 将 SW1 和SW2 初始状态均置为高电平。拨动开关SW1 到低,分钟进行加计数,秒停 止计数,当计数到59 时,从00 开始重新加计数,将SW1 拨动到高时,在当前状态进行计时。当拨动开关SW2 为低时,分钟进行减计数,秒停止计数,当减到0 时,从59 开始减计数,将SW2 拨动到高时,在当前状态进行计时
部分文件列表
文件名 | 文件大小 | 修改时间 |
数字钟设计/clock.bgn | 4KB | 2010-03-12 15:15:54 |
数字钟设计/clock.bit | 277KB | 2010-03-12 15:15:54 |
数字钟设计/clock.bld | 1KB | 2010-03-12 15:15:32 |
数字钟设计/clock.cmd_log | 15KB | 2010-03-12 15:15:50 |
数字钟设计/clock.drc | 1KB | 2010-03-12 15:15:52 |
数字钟设计/clock.ise | 248KB | 2010-03-28 17:25:48 |
数字钟设计/clock.lfp | 1KB | 2010-03-12 15:15:00 |
数字钟设计/clock.lso | 1KB | 2010-03-12 13:29:56 |
数字钟设计/clock.ncd | 45KB | 2010-03-12 15:15:46 |
数字钟设计/clock.ngc | 52KB | 2010-03-12 15:02:38 |
数字钟设计/clock.ngd | 79KB | 2010-03-12 15:15:32 |
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