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Verilog HDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码
资料介绍
Verilog HDl语言实现CPLD-EPC240与电脑的串口通讯QUARTUS逻辑工程源码
//本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在
//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控
//制器，10个bit是1位起始位，8个数据位，1个结束
//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实
//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是
//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间
//划分为8个时隙以使通信同步.
//程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA/CPLD向PC发送“21 EDA"
//字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA/CPLD发送0-F的十六进制
部分文件列表
| 文件名 | 大小 |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/ | |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/serial/ | |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/serial/cmp_state.ini | |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/serial/db/ | |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/serial/db/add_sub_5ph.tdf | 6KB |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/serial/db/add_sub_aph.tdf | 5KB |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/serial/db/prev_cmp_serial.asm.qmsg | 2KB |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/serial/db/prev_cmp_serial.fit.qmsg | |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/serial/db/prev_cmp_serial.map.qmsg | |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/serial/db/prev_cmp_serial.qmsg | |
| 用Verilog HDl语言实现CPLD与电脑的串口通讯/serial/db/prev_cmp_serial.tan.qmsg | |
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