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三星V10 BV-NAND晶圆键合NAND闪存技术.docx

更新时间：2026-08-18 09:21:33 大小：39K 上传用户：烟雨查看TA发布的资源 标签：三星V10 BV-NAND晶圆键合D NAND闪存层堆叠存储架构创新 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

三星V10 BV-NAND：400层以上晶圆键合NAND闪存技术

摘要

2026年8月，三星在FMS 2026上首次公开披露V10 BV-NAND（Bonding V-NAND）技术，这是业界首款采用晶圆键合工艺的NAND闪存，堆叠层数突破400层。与传统的COP（Cell-over-Peri）和PUC（Peri-under-Cell）架构不同，V10 BV-NAND将存储阵列晶圆与外围电路晶圆分别制造后通过键合工艺集成，实现存储密度提升约58%、性能与能效同步优化的突破性成果。本文深入分析V10 BV-NAND的技术架构、工艺原理与产业影响。

一、引言：NAND闪存架构的第三次革命

自2013年三星推出首款V-NAND以来，3D NAND技术经历了从简单堆叠到架构持续创新的演进历程。在层数突破300层后，传统架构面临三方面瓶颈：

1. 外围电路面积约束：随着层数增加，外围电路在芯片总面积中的占比持续增大，限制了存储密度提升

2. 工艺复杂性：存储阵列与外围电路在同一晶圆上制造，工艺步骤互相牵制，优化难度大

3. 信号完整性：长距离字线/位线带来的RC延迟随层数增加而恶化

V10 BV-NAND通过晶圆键合技术，将存储阵列与外围电路分离制造后再集成，从根本上突破了上述瓶颈。

二、V10 BV-NAND技术架构

2.1 晶圆键合原理

V10 BV-NAND的核心创新在于采用晶圆键合工艺替代传统的单片集成方案。其制造流程分为三步骤：

1. 存储阵列晶圆制造：在专用晶圆上制造NAND存储单元阵列，完成全部400层以上存储层的堆叠工艺

2. 外围电路晶圆制造：在另一晶圆上采用先进逻辑工艺制造CMOS外围电路（包括页缓冲器、行解码器、感测放大器等）

3. 晶圆键合集成：将两片晶圆通过Cu-Cu混合键合技术精确对准并键合，形成完整的NAND芯片


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