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UART 源码 (lattice)控制器 FPGA设计verilog源码
资料介绍
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| 文件名 | 文件大小 | 修改时间 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/intface.vhd | 32KB | 2001-06-19 13:52:52 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/modem.vhd | 5KB | 2001-06-19 13:52:52 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/rxcver.vhd | 18KB | 2001-06-19 13:52:52 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/txmitt.vhd | 14KB | 2001-06-19 13:52:52 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/uart_5kvg_top.vhd | 15KB | 2001-06-19 13:52:52 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/uart_an_lattice.pdf | 83KB | 2002-07-19 19:07:04 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/uart_int_tb.vhd | 37KB | 2001-06-19 13:52:52 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/uart_rxerr_tb.vhd | 35KB | 2001-06-19 13:52:52 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/uart_rx_tb.vhd | 79KB | 2001-06-19 13:52:52 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/uart_top.vhd | 13KB | 2001-06-19 13:52:52 |
| UART 源码 (lattice)控制器 FPGA设计verilog源码/uart_vhdl_lattice/uart_tx_tb.vhd | 88KB | 2001-06-19 13:52:52 |
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