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面向存算一体芯片的模拟计算阵列中存算一体芯片的存算一体芯片在RISC-V处理器中的AI加速IP核.d
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的存算一体芯片在RISC-V处理器中的AI加速IP核
摘要
RISC-V开源指令集架构为处理器设计提供了前所未有的灵活性，通过扩展自定义指令集可以高效加速AI计算。本文将存算一体宏单元作为RISC-V处理器的AI加速协处理器IP核，通过RISC-V的自定义指令集接口（CFU）与处理器核心连接，在存储域直接完成矩阵乘加运算。在28nm工艺下，集成了存算一体IP核的RISC-V处理器在0.5W功耗下实现了1TOPS的AI算力，支持INT8/INT4混合精度，为RISC-V生态的AI能力扩展提供了高效的硬件方案。
一、RISC-V的AI加速需求
1.1 嵌入式AI
RISC-V处理器在IoT和边缘设备中广泛应用，这些设备对AI推理的算力需求为0.1-10TOPS，功耗要求为0.01-1W。
1.2 自定义指令集扩展
RISC-V的CFU（Custom Function Unit）接口允许处理器扩展自定义指令，存算一体宏单元可以通过CFU接口与处理器核心集成。
二、存算一体IP核设计
2.1 IP核架构
存算一体IP核包含RRAM存算阵列（256×256）、本地控制器和DMA接口。IP核通过CFU接口接收处理器的计算指令，在存算阵列中完成矩阵乘加运算后，通过DMA将结果写回内存。
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