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使用德州仪器低噪声时钟抖动消除器LMK04806的低成本可编程时钟源评估板（原理图）

更新时间：2018-12-25 14:34:24 大小：2M 上传用户：liqiang9090查看TA发布的资源 标签：时钟抖动消除器lmk04806编程 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

TSW4806 评估模块使用 LMK04806 器件，该器件是业界性能最佳的时钟调节器，具有优异的时钟抖动消除、时钟发生和分配功能，先进的功能可满足下一代系统要求。与低噪声 VCXO 参考源结合使用时，双环路 PLL 结构可支持非常低的抖动。

双环路结构由两个高性能锁相环 (PLL)、一个低噪声晶体振荡器电路和一个高性能电压控制振荡器 (VCO) 构成。第一个 PLL (PLL1) 具有低噪声抖动消除器功能，而第二个 PLL (PLL2) 执行时钟生成。PLL1 可配置为与外部 VCXO 模块配合使用，或与具有外部可调晶体和变容二极管的集成式晶体振荡器配合使用。当被用于很窄的环路带宽时，PLL1 使用 VCXO 模块或可调晶体的优异近端相位噪声（偏移低于 50 kH）清理输入时钟。PLL1 的输出被用作 PLL2 的清理输入参考，以锁定集成式 VCO。可对 PLL2 的环路带宽进行优化以清理远端相位噪声（偏移高于 50 kHz），集成式 VCO 优于 VCXO 模块或 PLL1 中使用的可调晶体。

LMK04806B 提供 6 个输出时钟，可带来低于 100fs rms 抖动和高达 1300MHz (LVPECL/LVDS) 和 250MHz (CMOS) 的输出频率。

特性

  • 多模式：双 PLL、单 PLL 和时钟分配

  • 双环路 PLLatinum PLL 架构

PLL1
输入时钟丢失时采用保持模式
自动或手动触发/恢复
PLL2
集成式低噪声 VCO

  • 50% 占空比输出分离，1 至 1045（偶数和奇数）

  • LVPECL、LVDS 或 LVCMOS 可编程输出

  • 精密数字延迟，固定或动态可调

  • 25 ps 步长模拟延迟控制

  • 2 个差动输出

  • 4 个单端输出

  • 0 延迟模式

  • 板载 10MHz 参考振荡器

  • 用户友好型图形用户界面 (GUI)


部分文件列表

文件名大小
TSW4806EVM-ASY_B.zip
TSW4806EVM-FAB_B.zip1627KB
TSW4806EVM-GBR_B.zip
TSW4806EVM-BOM_B.xls
TSW4806-SCH_B.pdf

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