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手机基带芯片中锁相环时钟产生电路设计
资料介绍
锁相环电路在数据通讯集成电路中有着广泛的应用，它可以作为时钟产生电路、时钟数据恢复电路以及频率倍增器等的核心电路。因此，锁相环的研究以及设计有着极其重要的意义。
在片上系统中，数字电路的规模变得越来越大，时钟频率越来越快。当大规模数字电路切换翻转时，会在芯片的电源和衬底上产生严重的噪声，这些噪声以及锁相环电路本身固有的器件噪声将共同影响锁相环的性能。锁相环的輪出时钟的周期会受噪声的影响而发生瞬态的变化，这种变化在时域上被称作时钟抖动而在频域上被称作相位噪声。
锁相环电路的设计要综合考虑电路的稳定性、锁定时间、输出频率、对噪声的抑制能力以及功耗、面积等指标。本文将从这些性能指标的折衷考虑对锁相环时钟产生电路的设计展开讨论。
对于成熟的电荷泵锁相环结构，本文将从系统的角度讨论如何减小锁相环的噪声。接着将讨论各个子模块的设计优化，在锁相环系统中，电荷泵以及压控振荡器产生的噪声对系统的噪声贡献最大，本文将着重讨论这两个子模块的设计，并对电荷泵死区问题、电流不匹配问题以及压控振荡器的低噪声设计等问题作了定的研究。
最后本文的设计在TSM90纳米、低功耗工艺上流片并测试。在1.2V电源电压下，锁相环锁定时，压控振荡器振荡频率为1.56GHz，锁相环输出时钟频率为65M260Hz，功耗为24mw，锁定时间小于10us，当输出频率为65MHz时，时钟抖动的峰峰值为320ps，对周期的百分比为2%.
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资料：bitboy
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