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抢答器电路设计
资料介绍
本文介绍了一种基于FPGA的六位智能抢答器的设计,学习利用可编辑逻辑器件和quartusⅡ软件,用原理图方法设计一个六位抢答器,利用DE10板对设计的电路进行验证。抢答器基本功能:一是能分辨出选手操作按键的先后,并锁存优先抢答者的编号;二是使其他选手的按键操 作无效;三是具有计时计分功能,回答正确加一分,回答错误减一分。计时部分则是时间到了之后就抢答无效。整个设计通过Verilog语言的编写来实现,需要通过加外设电路来显示时间、分数和抢答者的编号。通过课程设计掌握工程的基本设计方法,提高动手能力;加强对自己专业的了解和认识。深化专业知识,为以后从事相关工作打下良好的基础。
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| 抢答器电路设计.pdf | 355K |
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