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FPGA System Planner (FSP) 手册

更新时间：2019-11-20 10:17:06 大小：22M 上传用户：tmhlzhangwei查看TA发布的资源 标签：FSPFPGACadence Allegro 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(3) 举报

资料介绍

对于复杂FPGA系统设计，尤其是多片FPGA设计，涉及IO分配，布局规划，利用FSP可高效快速完成，较少来回Swap Pins提供效率。

FSP 工具是 cadence 公司为了 FPGA/PCB 协同设计而推出的一个解决方案工具包。它的主 要工作是由软件来自动生成、优化 FPGA 芯片的管脚分配，提高 FPGA/PCB 设计的工作效率和连 通性。FSP 完成两顷重要工作：一、可以自动生成 FPGA 芯片的原理图符号（symbol）；二、自 动生成、优化和更改 FPGA 器件相关部分的原理图。一个复杂的 FPGA/PCB 的设计，能节约原理 图设计工作 50%-90%的时间，并能节约大量 PCB 设计阶段 FPGA 管脚交换耗费的时间。

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文件名 大小
FPGA_System_Planner_hand_book.pdf 22M

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声明：如有转载，请注明出处，如：转自《科通-作者名-题目 xxx》  
Date:  
2011 / 10 / 08  
周曙光 Lomo Zhou  
Cadence SPB v16.5  
fsp  
Author:  
Version:  
Keywords:  
Note:  
xxx  
FPGA System Planner(FSP)连载系列-简介  
FSP 工具是 cadence 公司为了 FPGA/PCB 协同设计而推出的一个解决方案工具包。它的主  
要工作是由软件来自动生成、优化 FPGA 芯片的管脚分配，提高 FPGA/PCB 设计的工作效率和连  
通性。FSP 完成两顷重要工作：一、可以自动生成 FPGA 芯片的原理图符号（symbol）；二、自  
动生成、优化和更改 FPGA 器件相关部分的原理图。一个复杂的 FPGA/PCB 的设计，能节约原理  
图设计工作 50%-90%的时间，并能节约大量 PCB 设计阶段 FPGA 管脚交换耗费的时间。  
注意：FSP 软件一定是在原理图设计之前介入，在设计的中期，是无法介入，如果做了部分设计，  
然后想用 fsp 优化，那是丌可行的。本套教材基于 Cadence SPB16.5，以及 Hotfix_SPB16.50.003  
以上版本。  
北京市海淀区中关村南大街 2 号 数码大厦 B 座 1103 室  
邮箱：
T:010-51726880-810 F: 010-51727874  
www.comtech.com.cn  

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全部评论(3)

  • 2024-04-15 15:01:12wm815825

    6666

  • 2022-05-27 16:27:211071785913

    这方面资源太少了，支持

  • 2020-12-08 21:34:14天权233

    这个方面的资源是真的少，顶一个

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