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基于有限状态机的高速串口通信收发器的FPGA设计
资料介绍
针对在多任务操作系统环境下串口通信实时性和高速性受到影响的问题，提出一种基于有限状态机的高速串口通信收发器的 ＦＰＧＡ实现方法。串口通信收发器由波特率发生器、发送模块、接收模块和控制与状态四个模块构成，波特率发生器使用锁相环对输入时钟进行倍频和分频；接收模块和发送模块分别使用一个四状态和两状态的有限状态机实现。仿真和实测结果表明，设计的 ＦＰＧＡ串口收发器模块电路工作稳定，速度可以达到３Ｍｂｉｔ／ｓ。由于 ＦＰＧＡ的高度并行性和有限状态机的稳定性，使用有限状态机实现的 ＦＰＧＡ高速串口通信收发器在工业应用中能保证高速串行通信的实时性和可靠性。
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