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浮点加法器优化
资料介绍
一、浮点加法器的核心工作原理与性能瓶颈
（一）浮点加法基础流程
IEEE 754标准是当前主流的浮点数表示规范，单精度浮点数占32位，包含1位符号位、8位指数位、23位尾数位；双精度浮点数占64位，包含1位符号位、11位指数位、52位尾数位。浮点加法运算需要依次完成以下四个核心步骤：
1. 对阶操作：将两个加数的指数对齐，保证小数点位置统一，规则是向指数大的一端对齐，指数小的操作数尾数需要右移，移动位数等于两个指数的差值；
2. 尾数加法：对阶完成后，按照定点加法规则对两个尾数进行相加；
3. 规格化处理：将加法结果调整为符合IEEE 754规范的规格化形式，即保证尾数最高位为隐含的1，如果结果溢出则尾数右移、指数加1，如果结果最高位为0则尾数左移、指数减1；
4. 舍入处理：规格化过程中如果尾数超出存储位数，按照既定舍入规则（如就近舍入、向零舍入、向正无穷舍入、向负无穷舍入）对尾数进行调整，最后输出正确的结果。
（二）传统浮点加法器的性能瓶颈
传统的线性浮点加法器按照上述流程依次执行操作，存在三个关键性能瓶颈：
第一，路径延迟过长：对阶、尾数加、规格化三个操作依次串行执行，关键路径的延迟等于三个模块延迟之和，在高频处理器设计中无法满足时钟周期要求；
第二，面积开销冗余：为了支持大指数差的对阶操作，需要设计位数远大于尾数本身的移位器，同时为了处理规格化中的前导零计数，需要额外的前导零预测模块，增加了芯片的面积与功耗；
第三，错误路径浪费：传统设计中会预先计算多种可能的结果，最后根据对阶结果选择正确输出，当指数差较大时，很多预先计算的通路根本不会被使用，造成了通路资源的浪费。
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