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面向存算一体芯片的模拟计算阵列中存算一体芯片的存算阵列物理设计与版图优化.docx

更新时间：2026-09-19 19:07:34 大小：37K 上传用户：江岚查看TA发布的资源 标签：存算一体芯片模拟计算阵列物理设计版图优化存算阵列 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

面向存算一体芯片的模拟计算阵列中存算一体芯片的存算阵列物理设计与版图优化

摘要

存算阵列的物理设计是存算一体芯片后端实现的核心环节，需要在有限的芯片面积内实现高密度的存算单元集成，同时保证模拟计算链路的信号完整性和匹配精度。本文针对存算一体芯片的物理设计需求，提出了一种面向存算阵列的版图优化方案，包括存算单元的标准单元化、阵列的电源网格优化和信号线的屏蔽隔离。在28nm工艺下，存算阵列的版图面积效率达到75%，模拟信号的串扰噪声低于1mV，为存算一体芯片的高效物理实现提供了解决方案。

一、存算阵列物理设计的挑战

1.1 面积效率

存算单元（1T1R）的尺寸约为0.025μm²，在阵列中还需要考虑读出电路、字线驱动和位线感测放大器的面积开销。传统布局方案的面积效率约为60%。

1.2 信号完整性

模拟计算链路的信号幅度仅为数十毫伏，对电源噪声和串扰极为敏感。存算阵列的版图需要精确控制信号线的长度和间距。

二、版图优化方案

2.1 存算单元标准化

将1T1R存算单元设计为标准单元，单元高度与标准逻辑单元对齐，支持自动布局布线。标准单元的面积为0.03μm²，包含RRAM器件、选通晶体管和局部互连。


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