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面向存算一体芯片的模拟计算阵列中存算一体芯片的类脑脉冲神经网络存算一体架构.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的类脑脉冲神经网络存算一体架构
摘要
类脑脉冲神经网络（SNN）通过模拟生物神经元的脉冲发放机制实现计算，具有事件驱动、超低功耗和时空信息处理等优势。将存算一体架构与SNN结合，利用RRAM器件的模拟特性直接实现突触可塑性，可以在硬件层面实现真正的类脑计算。本文基于英特尔的Loihi和清华大学的"天机芯"等类脑芯片的技术路线，设计了一种面向存算一体阵列的SNN加速架构，通过存算阵列实现LIF神经元模型和STDP学习规则的硬件加速，在DVS手势识别任务中功耗仅为10mW，比传统GPU方案降低1000倍，为存算一体芯片在类脑计算领域的应用提供了高效的硬件架构。
一、SNN存算一体架构的基本原理
1.1 LIF神经元模型
LIF（泄漏积分发放）神经元模型通过积分电容模拟膜电位的累积，泄漏电阻模拟膜电位的自然衰减，比较器模拟阈值的发放机制。在存算一体芯片中，LIF神经元通过RRAM阵列的模拟计算实现。
1.2 STDP学习规则
STDP（脉冲时序依赖可塑性）通过调整突触权重来强化或弱化神经连接，RRAM的电阻转变特性可模拟STDP过程中权重的渐进式变化。
二、架构设计
2.1 事件驱动计算
芯片采用事件驱动计算模式，功耗与脉冲活动率成正比。在无脉冲输入时，芯片处于静息状态，功耗趋近于零。在典型SNN推理任务中，脉冲活动率仅为5%-15%。
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