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面向存算一体芯片的模拟计算阵列中存算一体芯片的面密度扩展与三维垂直集成架构.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的面密度扩展与三维垂直集成架构
摘要
随着AI模型规模的持续增长，单芯片的算力和存储容量面临物理极限。面密度扩展——通过三维垂直集成增加单位面积内的存储和计算密度——成为突破这一极限的关键路径。本文针对存算一体芯片的面密度扩展需求，提出了一种三维垂直集成架构，通过将多层RRAM计算阵列垂直堆叠，利用TSV和混合键合实现层间互连，将单位面积内的算力密度提升至1000TOPS/mm²，存储密度提升至200Gb/mm²。该架构突破了传统2D芯片的面积限制，为存算一体芯片的算力扩展提供了可规模化制造的技术方案。
一、面密度扩展的动机
1.1 2D芯片的面积限制
在2D平面芯片中，算力和存储容量受限于芯片面积。先进工艺的光刻掩模版面积为858mm²，单片芯片的最大面积受此限制。对于存算一体芯片，模拟计算阵列的面积通常占芯片总面积的50%-70%，在858mm²的限制下，最大可集成的计算单元数量有限。以512×512的RRAM交叉阵列为基准，单芯片最多可集成约4个这样的阵列，总算力约200TOPS（INT8）。
1.2 三维垂直集成的优势
三维垂直集成通过垂直堆叠多层功能层，在相同的芯片面积下实现多倍的功能密度。算力密度提升——堆叠N层计算层，算力密度提升N倍；存储密度提升——堆叠M层存储层，存储密度提升M倍；互连距离缩短——垂直层间的互连距离仅为TSV高度（约10-50μm），远小于2D芯片中跨芯片的互连距离（数毫米），信号延迟和能耗显著降低。
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