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面向存算一体芯片的模拟计算阵列中存算一体芯片的片上网络架构与数据流调度优化.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的片上网络架构与数据流调度优化
摘要
随着存算一体芯片中计算单元数量的增加和模拟计算阵列规模的扩大，片内数据互连的带宽和延迟成为制约系统整体性能的关键因素。本文针对存算一体芯片模拟计算阵列的片上数据通信需求，设计了一种面向存算一体特性的片上网络（NoC）架构，提出了一种基于数据流感知的动态路由调度算法。该架构通过优化数据传输路径和计算调度策略，将片内数据搬移能耗降低40%，有效带宽利用率提升至85%以上，显著缓解了存算一体芯片中的"片上通信墙"问题。
一、存算一体芯片的片内通信需求分析
1.1 数据流特征
存算一体芯片的片内数据流与传统多核处理器存在本质差异。在神经网络推理场景中，数据流呈现以下特征：规则性——数据在层与层之间的流动遵循固定的拓扑结构（如卷积层、全连接层间的顺序连接），具有可预测性；局部性——权重数据通常在部署后保持不变，激活值在计算过程中逐层传递，相邻层之间的数据依赖性强；高并发性——多个计算单元可同时执行不同层或同一层不同通道的计算，需要高效的并行数据分发与收集机制。
1.2 通信瓶颈分析
在传统总线架构中，所有计算单元共享单一通信通道，当计算单元数量超过16个时，总线带宽成为瓶颈，有效利用率降至30%以下。对于包含数百个模拟计算宏单元的存算一体芯片，传统总线架构完全无法满足通信需求。具体瓶颈表现为：（1）权重数据的广播分发需要高带宽支持，输入特征图的传输带宽需求可达数百GB/s；（2）中间结果（部分和）的汇聚需要低延迟的收集网络；（3）控制信号的传播需要确定性的时序保证。
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