面向存算一体芯片的模拟计算阵列中存算一体芯片的电源完整性设计与噪声抑制技术.docx

更新时间：2026-09-17 08:40:58 大小：39K 上传用户：潇潇江南查看TA发布的资源 标签：存算一体芯片电源完整性模拟计算阵列电源噪声抑制 PDN阻抗匹配 下载积分：2分评价赚积分（如何评价?）打赏收藏评论(0) 举报

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面向存算一体芯片的模拟计算阵列中存算一体芯片的电源完整性设计与噪声抑制技术

摘要

存算一体芯片的模拟计算阵列对电源噪声极为敏感——电源电压的微小波动会通过模拟计算单元的偏置电路直接耦合到输出端，导致计算精度下降。随着芯片集成度的提高和3D堆叠工艺的引入，电源分配网络（PDN）的阻抗特性更加复杂，给电源完整性设计带来了严峻挑战。本文针对存算一体芯片模拟计算阵列的电源完整性需求，提出了一种多层级协同的电源噪声抑制方案，涵盖芯片级去耦电容优化、封装级PDN阻抗匹配和系统级自适应电压调节三个层面，将电源噪声幅度降低至额定电压的1%以下。

一、电源噪声对模拟计算精度的影响机制

1.1 噪声耦合路径

模拟计算阵列中的电源噪声通过多条路径影响计算精度。直接耦合路径——电源电压波动通过跨导放大器的偏置电路直接影响其输出电流，导致乘加运算结果偏离理论值，其影响系数约为0.5-1%/mV。间接耦合路径——电源噪声通过共用衬底耦合到相邻计算单元，引起串扰，尤其在大型交叉阵列中，远离电源引脚的计算单元受IR Drop影响更为严重。时序耦合路径——电源噪声影响ADC/DAC的参考电压精度，导致量化误差增大，进一步降低计算精度。

1.2 噪声频谱特性

存算一体芯片的电源噪声频谱呈现多频段特征。低频分量（<1MHz）主要来源于负载变化引起的瞬态响应，如计算任务启动和切换时的电流突变，幅度可达额定电压的5%-10%。中频分量（1-100MHz）来源于片内时钟切换和数字逻辑的活动，幅度约为2%-5%。高频分量（>100MHz）来源于芯片封装和PCB的谐振，频率较高但幅度较小（<1%）。模拟计算阵列对低频和中频噪声最为敏感，因为其时间常数与这些噪声分量的周期匹配，无法通过片内滤波有效抑制。

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一、电源噪声对模拟计算精度的影响机制

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