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DMA与Cache同步的常见坑与规避办法
资料介绍
第1章 检查前准备 做 DMA 与 Cache 相关的排查，我先说一句多年的体会：这类问题十有八九不是第一次就能复现的，它藏在时序缝隙里，需要你在动手前先把环境收拾干净。我习惯先确认三件事，缺一不可。 第一，确认处理器主频、Cache 大小与一致性策略。同一颗内核在不同的厂商实现里，Cache 的维护方式可能完全不一样，有的需要软件显式 invalidate，有的走硬件 snoop 自动协调。不先把这个搞清楚，后面所有排查方向都是空中楼阁，我踩过好几次"换了芯片突然不灵"的亏，根子都在这里。 第二，确认 DMA 引擎的工作模式。是普通传输、还是 scatter-gather，是否存在 cacheline 对齐要求，每次搬移的粒度是几个字节。这些参数直接决定了你后续要做多少次 invalidate 或 clean 操作，也决定了出错时数据是"整块错"还是"半个字错"，这个区分对定位问题极有价值。 第三，准备好工具和观测手段。至少要有：能读出 cacheline 边界的调试器、可监控 DMA 完成中断的示波器或逻辑分析、以及一段能反复触发传输的测试代码。我建议把测试代码做成可参数化的，能调缓冲大小、对齐、次数，这样复现概率不高的问题才有机会被稳定地逼出来。 第2章 设计阶段检查项 2.1 缓冲区对齐与粒度检查 设计阶段就要把缓冲区声明为与 cacheline 对齐。很多坑其实是"不对齐"埋下的——当缓冲区横跨两个 cacheline，DMA 写一半、CPU 读一半，哪怕你每步都调用了 invalidate，也容易因为边界处理不当而读到陈旧数据。我用对齐分配器或 __attribute__((aligned(64))) 声明，几乎从不手写字节对齐。 同时要检查搬移粒度是否与 cacheline 大小呈整数关系。
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