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面向存算一体芯片的模拟计算阵列中存算一体芯片的存算一体芯片测试方法与DFT设计.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的存算一体芯片测试方法与DFT设计
摘要
存算一体芯片的测试面临传统存储芯片和逻辑芯片均未遇到的独特挑战——既要验证存储单元的读写正确性，又要评估模拟计算阵列的计算精度，还要考虑两者之间的耦合效应。本文针对存算一体芯片的量产测试需求，设计了一套面向存算阵列的DFT（可测性设计）方案，包括存算单元的内建自测试（BIST）、模拟计算精度的在线监测和故障单元的冗余修复。DFT方案的面积开销为8%，故障覆盖率达到98%以上，将存算一体芯片的测试时间缩短至传统方案的1/3，为存算一体芯片的大规模量产测试提供了DFT解决方案。
一、存算一体芯片的测试挑战
1.1 存储-计算耦合
传统测试方案分别测试存储和计算功能，但存算一体芯片中存储和计算在物理层面融合，无法独立测试。一个失效的存储单元不仅影响数据存储，还会导致计算错误。
1.2 模拟精度测试
模拟计算阵列的计算精度需要在高精度参数测试中予以量化，测试向量需要覆盖各种输入模式和温度条件。
二、DFT方案设计
2.1 存算单元BIST
在存算阵列中嵌入BIST控制器，可自动生成测试向量并比对测试结果。BIST支持三类测试模式：存储测试（读写正确性）、计算测试（乘加精度）和耦合测试（存储-计算交互）。
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