面向存算一体芯片的模拟计算阵列中存算一体芯片的片外存储层级与CXL内存池化技术.docx

更新时间：2026-09-17 08:43:00 大小：39K 上传用户：潇潇江南查看TA发布的资源 标签：存算一体芯片 CXL内存池化片外存储层级模拟计算阵列大语言模型 下载积分：2分评价赚积分（如何评价?）打赏收藏评论(0) 举报

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面向存算一体芯片的模拟计算阵列中存算一体芯片的片外存储层级与CXL内存池化技术

摘要

存算一体芯片通过消除存储墙提升了计算能效，但受限于芯片面积和成本，片上存储容量有限，无法满足大规模神经网络模型的权重存储需求。当模型参数超过片上存储容量时，需要频繁从片外存储加载权重，导致数据搬移能耗急剧增加，部分抵消了存算一体架构的能效优势。本文针对存算一体芯片的片外存储层级问题，提出了一种基于CXL（Compute Express Link）内存池化的多层存储架构，通过将HBM、CXL内存池和SSD组织为统一的内存层级，实现了存算一体芯片对大模型的无缝支持，同时将片外数据访问能耗降低约50%。

一、存算一体芯片的存储层级需求

1.1 模型规模增长对上存储容量的挑战

随着大语言模型（LLM）参数量的持续增长——从GPT-3的1750亿参数到GPT-4的超过1万亿参数——模型权重占用的存储空间也在急剧膨胀。以1万亿参数的LLM为例，即使采用4bit量化，模型权重也需要约500GB的存储空间，远超当前存算一体芯片的片上存储容量（通常在几十MB到几百MB量级）。当模型无法完全装入片上存储时，片外存储访问成为不可避免的瓶颈。

1.2 片外访问的能耗代价

在存算一体芯片中，从片外存储加载数据的能耗远高于片上计算本身。能耗比例分析——从片外DRAM加载1bit数据的能耗约为10-50pJ，而模拟计算阵列执行一次乘加运算的能耗仅为0.1-1pJ，两者相差50-100倍。这意味着，即使只有10%的权重数据需要从片外加载，存储访问能耗也可能超过计算能耗。带宽限制——片外存储带宽受限于封装引脚数和I/O速率，在存算一体芯片中，计算阵列的峰值吞吐量往往远超片外存储带宽，导致计算单元空闲等待数据。

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