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车规计算芯片的AI加速器内核微架构设计.docx
资料介绍
车规计算芯片的AI加速器内核微架构设计
一、NPU计算阵列的微架构设计
NPU的计算核心是 乘累加（MAC）阵列，它决定了芯片的峰值算力。典型的MAC阵列以脉动阵列（Systolic Array）或树形加法网络方式组织。脉动阵列中，输入数据和权值以流水线方式在阵列中传播，每个处理单元（PE）执行一次乘累加操作。Google TPU和NVIDIA的深度学习加速器均采用这种架构，其优势在于数据复用率高、控制逻辑简单。
2026年旗舰车规NPU的MAC阵列规模在 4096至16384个MAC单元 之间，INT8精度下可实现数百TOPS的推理算力。为提高Transformer模型的处理效率，新一代NPU增加了专用矩阵乘法单元（MatMul Unit），支持从中等尺寸到大尺寸的稠密矩阵乘法。这些MatMul单元与脉动阵列并行工作，在混合负载（CNN+Transformer）场景下显著提升整体利用率。
二、数据流与数据复用策略
NPU的效能不仅取决于MAC阵列的规模，更取决于数据流的效率。三种经典的数据流策略各有侧重：权重固定（Weight Stationary） 将权重数据保存在片上寄存器中，输入特征图数据在阵列中流动，适用于权重不易频繁替换的场景；输入固定（Input Stationary） 反之，适用于输入特征图重复使用的场景；输出固定（Output Stationary） 则优化了部分和的累积过程。
2026年先进NPU普遍采用 混合数据流 策略——根据计算图的各层特性自动切换数据流模式。卷积层通常使用权重固定策略，全连接层使用输入固定策略，而Transformer层则使用专门优化的数据流。片上存储层次的设计也围绕数据复用展开——兆字节级的片上SRAM被划分为多个缓冲层，通过编译器自动优化各层的数据放置，最大化数据的片上命中率。
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