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面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体NPU微架构与脉动阵列设计.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体NPU微架构与脉动阵列设计
摘要
NPU（神经网络处理单元）是车载存算一体芯片中AI推理的核心计算引擎，其微架构设计直接影响芯片的算力密度和能效比。本文针对车载存算一体芯片的高能效推理需求，设计了一种面向存算融合的NPU微架构，将存算一体阵列与脉动阵列（Systolic Array）深度集成，在脉动阵列的每个处理单元（PE）中嵌入RRAM存算单元，实现权重在PE本地存储、计算在PE本地执行，消除了传统脉动阵列中权重从全局缓存到PE的搬运开销。在7nm工艺下，该微架构实现了256 TOPS的算力密度和8 TOPS/W的能效比，为车载存算一体芯片提供了高能效的NPU微架构设计方案。
一、传统NPU微架构的局限性
1.1 权重搬运开销
传统NPU的脉动阵列采用全局SRAM缓存存储权重，在每层计算开始时需要将权重从全局缓存加载到PE的本地寄存器中。权重的加载延迟约为计算延迟的20-30%，且权重加载的功耗占总计算功耗的15-20%。
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| 1789812760面向存算一体芯片的模拟计算阵列中存算一体芯片的车载存算一体NPU微架构与脉动阵列设计.docx | 37K |
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