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SystemVerilog硬件描述语言功能扩展的研究
资料介绍
随着硬件规模与复杂度的日益增加,硬件设计与验证的要求也日渐突出,主要表现为以下几方面:
1工程师需要设计更多的门电路
2需要在更加抽象的层次进行设计
3,需要一种新的验证技术。
我们应该如何妥善地解决这些问题呢?硬件设计过程中,我们看到已被证明的工程技术还在很好的利用,包括现存的 Verilog语言,仿真、综合,时序分析等工具:因此,最好的办法是扩展现有的优秀工具,而不是替代它们
Accellera公司(致力于 HDUHVL标准的组织)的“HDL委员会主要研究未来的 HDL的需求。Verilog HDL被公认为在系统抽象方面比 VHDL略差一些,而在门级开关电路描述方面比VHDL强得多。"HDL"委员会正是从促进 Verilog HDLVHDL 的利用与发展角度出发,提出了SystemVerilog.
Accellera 公司将致力于使SystemVerilog成为下一代的IEEE Verilog语言标准。现在已经知道的有Synopsys公司支持这一扩展,到目前为止,其已完成能部分实现 SystemVerilog功能扩展的模拟器。因此选着这个题目,旨在探讨 SystemVerilog的功能扩展及理解其思想。
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1572358190SystemVerilog硬件描述语言功能扩展的研究.pdf | 341K |
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