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双电流锁存比较结构的14位SARADC设计
资料介绍
在当今的集成电路产业中，混合信号的使用越来越广泛，而混合信号系统中离不开的便是模数转换器（ADC），它在无线传感网络、生物制药、工业发展、海洋探测、人工智能、可穿戴设备等领域均有着广泛的应用，对ADC的功耗、面积的要求也越来越严格，因此，设计一个低功耗、小芯片面积的SARADC具有非常重要的意义。
本文使用Cadence软件，基于SMIC0.18umCMOS工艺，设计了一个14位低功耗、小芯片面积的逐次逼近模数转换器。它主要包括以下五个模块：采样保持电路、带隙基准电压源、双电流锁存比较器，分段电容电荷型DAC以及逐次逼近控制逻辑。其中，带隙基准电压源使用自共源共栅结构代替传统运放，这样可以减少晶体管的数量，降低电路功耗，提高电源电压抑制比：比较器采用一种新型的双电流动态锁存结构，预放级和锁存级采取分离式的电流源，使快速锁存阶段与共模输入电压相互独立，解决了预放大阶段需要小电流、锁存阶段需要大电流的难点；DAC选用分段电容电荷型结构，该结构的匹配性优于其它类型；逐次逼近控制逻辑采用D触发器，JK触发器及三态门等进行搭建，整体电路仿真结果表明：当电源电压为1.8V，转换速率为10MHz时，无杂散动态范围（SFDR）为77.25dB，信噪比（SNR）为76.83dB，有效位数（ENOB）为12.47bit，信噪失真比（SNDR）为72.56dB，电路整体功耗为1.73mw，版图面积为0.047mm2，并且通过了DRC和LVS验证。
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| 双电流锁存比较结构的14位SARADC设计.pdf | 10M |
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