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10bit100mspspipelineadc关键电路模块的分析与设计
资料介绍
（1）设计完成电容翻转式的采样保持电路（sample-and-hold）从而获取高速的前端采样，应用下极板采样技术减小电荷注入和时钟馈通效应；设计了栅压自举开关提高了采样的线性度，利用增益自举技术设计完成用于采样保持电路和第一级余量增益电路（Multiplying Digital-Analog Converter，MDAC）的全差分高速高增益跨导运算放大器（OTA）。
（2）设计完成10bit 100MSPS Pipeline ADC中第一级流水线转换电路，包括1.5位/级的子ADC电路和余量增益电路（Multiplying Digital-Analog Converter，MDAC）。采用了动态比较器来降低每个流水级的功耗；利用栅压自举采样开关和底极板采样技术减少时钟馈通和电荷注入效应。
（3）设计完成10bit 100MSPS Pipeline ADC中时钟产生电路、基准电压、偏置电流源等辅助模块。利用延迟锁相环路产生两相不交叠的主时钟和其辅助时钟。利用高阶温度补偿技术降低带隙基准的温漂系数，完成为ADC系统提供比较电压和偏置电流的高精度低温漂的带隙基准源（Bandgap）。
本文对所设计的电路模块进行了版图的设计和后仿真，后仿真结果表明，采样保持电路的信噪失真比（SNDR）为78.8dB，有效位数（ENOB）为12.8位，无杂散动态范围（SFDR）为79.6dB；子ADC电路完成了本级的数模转换功能；余量增益电路完成采样保持、减法和2倍增益放大的功能。所设计的电路模块均满足10bit 100MSPS Pipeline ADC系统的要求。
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| 10bit100mspspipelineadc关键电路模块的分析与设计.pdf | 19M |
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