上传资源列表
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VHDL入门教程
大小：1M 更新时间：2018-09-12 下载积分：1分
VHDL 中，预先定义好的数据类型有多种： 整数数据类型INTEGER，布尔数据类型BOOLEAN， 标准逻辑位数据类型STD _LOGIC和位数据类型BIT。BIT 数据类型的信号规定的取值范围是逻辑位‘0’和...
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VHDL各种D触发器程序
大小：53K 更新时间：2018-09-12 下载积分：2分
VHDL各种D触发器程序第一题:普通触发器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Dchu ISPORT (CLK,D:IN STD_LOGIC; Q:OUT STD_LOGIC);END;ARCHITECTURE FFQ OF Dchu ISSIGNAL Q1:STD_LOGIC;BEGINPROCESS...
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VHDL顺序与并行语句
大小：279K 更新时间：2018-09-12 下载积分：1分
行信号赋值语句(Concurrent Signal Assignments)。进程语句(Process Statements)。块语句(Block Statements)。条件信号赋值语句(Selected Signal Assignments)。元件例化语句(Component Instantiations)，其中包括类...
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VHDL语言数据类型及相互转换
大小：43K 更新时间：2018-09-12 下载积分：1分
1,整数(INTEGER) 范围:-2147483547---2147483646 2,实数(REAL) 范围:-1.0E38---1.0E38 (综合器不支持) 书写时一定要有小数. 3,位 (BIT) 在数字系统中,信号经常用位的值表示,位的值用带单引号的'1'和'0'来...
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VHDL仿真培训
大小：1M 更新时间：2018-09-12 下载积分：2分
时钟信号是同步设计中最重要的信号之一，它既可以使用并行的信号赋值语句产生，也可以使用时钟产生的进程来实现定义。当使用并行的信号赋值语句时，产生的时钟信号可以是对称的或不对称的，但是信号的初始值不能为‘...
