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verilog维特比卷积译码

更新时间：2016-02-20 19:20:33 大小：7M 上传用户：mameng1查看TA发布的资源 标签：维特比卷积译码 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

基于FPGA的维特比卷积译码程序，采用verilog语言编写，且包括modelsim仿真

部分文件列表

文件名大小
zijijuanji/1KB
zijijuanji/acs.v4KB
zijijuanji/acs.v.bak4KB
zijijuanji/branchdistance.mif1KB
zijijuanji/con_module.v2KB
zijijuanji/con_module.v.bak1KB
zijijuanji/db/1KB
zijijuanji/db/altsyncram_ema1.tdf14KB
zijijuanji/db/juanji.(0).cnf.cdb5KB
zijijuanji/db/juanji.(0).cnf.hdb2KB
zijijuanji/db/juanji.(1).cnf.cdb3KB
...

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