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Yosys综合工具 verilog
资料介绍
Yosys最初是Claire Wolf的学士论文项目，旨在支持粗粒度可重构架构（CGRA, coarse-grained reconfigurable architecture）的综合。随后，它发展成为更通用的用于研究综合（synthesis）的基础。
现代的Yosys完全支持Verilog-2005的可综合子集，并被描述为"硬件综合的GCC"。Yosys是一个自由可用且开源的工具，在业余爱好者、商业应用和学术领域都得到了广泛应用。
部分文件列表
| 文件名 | 大小 |
| ---- | |
| yosys-main/ | |
| yosys-main/.clang-format | |
| yosys-main/.dockerignore | |
| yosys-main/.editorconfig | |
| yosys-main/.gitattributes | |
| yosys-main/.gitcommit | |
| yosys-main/.github/ | |
| yosys-main/.github/ISSUE_TEMPLATE/ | |
| yosys-main/.github/ISSUE_TEMPLATE/bug_report.yml | 2KB |
| yosys-main/.github/ISSUE_TEMPLATE/config.yml | |
| ... | |
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