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异步串行接口设计，VHDL设计，FPGA下载模拟.rar
资料介绍
异步串行接口设计，VHDL设计，FPGA下载模拟.rar
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| uart 源码 (Verilog)/tester.v | 6KB | 2001-09-11 16:33:00 |
| uart 源码 (Verilog)/clock_divider.v | 2KB | 2001-09-11 16:33:00 |
| uart 源码 (Verilog)/control_operation.v | 3KB | 2001-09-11 16:33:00 |
| uart 源码 (Verilog)/cpu_interface.v | 2KB | 2001-09-11 16:33:00 |
| uart 源码 (Verilog)/serial_interface.v | 4KB | 2001-09-11 16:33:00 |
| uart 源码 (Verilog)/status_registers.v | 2KB | 2001-09-11 16:33:00 |
| uart 源码 (Verilog)/address_decode.v | 1KB | 2001-09-11 16:33:00 |
| uart 源码 (Verilog)/uart_tb.v | 1KB | 2001-09-11 16:33:00 |
| uart 源码 (Verilog)/uart_top.v | 3KB | 2001-09-11 16:33:00 |
| uart 源码 (Verilog)/xmit_rcv_control.v | 12KB | 2001-09-11 16:33:00 |
| uart 源码 (Verilog) | 1KB | 2006-09-14 13:14:08 |
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2020-01-01 23:59:39biguo100
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