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基于VHDL的CRC编解码设计
资料介绍
循环冗余校验码是一种广泛应用检错编码，本设计以Max Plus II为开发平台利用VHDL语言完成了CRC编解码设计。设计采用了模块化的方法，给出了CRC编解码的结构框图和部分仿真结果，结果表明该系统的设计方案正确。
从查错控制角度看,按照加性干扰引起的错码分布规律的不同,信道可以分为三类。即随机信道、突发信道和混合信道。在随机信道中,错码的出现是随机的,而且错码之间的统计是独立的。在突发信道中,错码是成串集中出现的,即在一些短促的时间段内会出现大量错码,而在这些短促的时间段之间存在较长的无错码区间。
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| 基于VHDL的CRC编解码设计.doc | 653K |
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