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VexRiscv开源软核架构解析
资料介绍
一、VexRiscv基本概述
VexRiscv是一款由法国巴黎中央理工学院（CentraleSupélec）开发的开源RISC-V软核处理器，采用Chisel硬件构造语言编写，主要面向FPGA（现场可编程门阵列）场景优化设计，同时也支持ASIC流程实现。该项目诞生于2018年，核心设计目标是提供高度模块化、可配置的RISC-V处理器IP，能够灵活适配不同的性能、资源需求场景，目前已经成为开源RISC-V生态中最受欢迎的软核方案之一。
和传统固定配置的处理器软核不同，VexRiscv支持用户根据实际需求自定义处理器核心的功能模块，包括流水线级数、缓存大小、指令集扩展、总线接口、调试功能等，能够在FPGA资源利用率和性能之间找到最优平衡，广泛应用于原型验证、嵌入式开发、教育科研、AI加速器原型、开源片上系统（SoC）搭建等场景。
二、核心设计特点
模块化可配置架构
VexRiscv最核心的特点是全模块化设计，几乎所有核心功能都可以通过配置参数自由启用或禁用，主要可配置项包括：
1. 指令集支持：基础支持RV32I/RV64I指令集，可配置开启M（整数乘除）、A（原子操作）、C（压缩指令）、F（单精度浮点）、D（双精度浮点）、Zba/Zbb/Zbc/Zbs（位操作）等RISC-V标准扩展，同时支持自定义指令扩展，方便用户加速特定算法。
2. 流水线配置：支持从2级到5级的流水线配置，低资源需求场景可选择2级流水线压缩逻辑资源，高性能场景可选择5级流水线提升主频。
3. 缓存配置：可独立配置指令缓存和数据缓存的大小、路数、块大小，也可以禁用缓存直接使用片上存储器或外挂总线访问，满足不同存储需求。
4. 总线接口：原生支持AMBA AHB-Lite、AXI4、AXI4-Lite等主流片上总线标准，方便接入各种第三方IP核搭建完整SoC。
5. 中断与异常：支持RISC-V标准本地中断、外部中断，可配置中断向量表基地址，支持CLIC（中断控制器）扩展实现更灵活的中断优先级管理。
6. 调试功能：支持标准RISC-V调试规范，可集成JTAG调试接口，支持断点、单步调试、内存寄存器访问，兼容OpenOCD等开源调试工具。
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| VexRiscv开源软核架构解析.docx | 16K |
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