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Verilog-HDL-数字系统设计及实践-第6章-行为级仿真模型建模
资料介绍
在运行真实芯片时，芯片的各个时间参数和我们真实生活中使用的时间是相同的。在
仿真的时候，我们也有自己的时间，这个时间是仿真器虚拟出来的，与真实的时间不一定
相同。
复杂的电路行为往往在时间上有很强的前后依赖关系。在可综合的电路描述中，这种
时序上的控制只能通过同步时钟和有限状态机来实现。当电路的功能变得复杂以后，对时
序控制逻辑的设计也变得越来越困难。
Verilog HDL提供的时序控制语句主要有3种：延迟控制语句，事件控制语句和条件等
待语句。
延迟控制语句用#加数字的形式来表示程序继续运行需要等待的仿真时间。
...
initial begin
#10 a = b;
#20 a = c;
end
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| Verilog-HDL-数字系统设计及实践-第6章-行为级仿真模型建模.ppt | 676K |
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