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FPGA设计中使用的SystemVerilog
资料介绍
FPGA设计中使用的SystemVerilog SystemVerilog 中包含了比用于FPGA设计的Verilog 语言增强了的许多功能,。从FPGA供应商和EDA工具供应商的综合工具使SystemVerilog的设计,以比在Verilog更容易理解的风格和较高的抽象层次的描述,加快编码过程和缓和重用。本文着眼于如何综合的SystemVerilog的可以写在FPGA中常用的各种功能块。设计围绕一个通用的总线与的多个仲裁masters和多个从机的例子来说明综合的编码方式。这里描述的一些技术已借由 VHDL与SystemVerilog的,而有些则是唯一可行的。
代表逻辑值
标准的4值类型的名为“logic”在SystemVerilog 语言中被定义。这表示对Veriog变量(reg)和wires(0,1,X和Z)隐式地使用的“类型”。你应该使用这种类型的单比特端口和变量的综合的代码。多比特端口和变量可以被定义由向量typelogic。下面的示例中示出的计数器模块与1-比特宽的输入输出端口和一个8位宽的内部变量的一部分。请注意变量设定从一个单一的连续赋值语句的(见输出qin例子),因此省去了所需的内部电线,将被要求在Verilog,SystemVerilog 允许。
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