积分商城

最新搜索： DO-160G cadence 15.5 labview 测试系统搭建 MT3713 mentor graphics 任意波形信号发生器
您现在的位置是：首页 > 技术资料 > FPGA设计中使用的SystemVerilog
推荐星级：
  • 1
  • 2
  • 3
  • 4
  • 5

FPGA设计中使用的SystemVerilog

更新时间：2019-10-24 21:31:50 大小：102K 上传用户：sun2152查看TA发布的资源 标签：fpga 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

FPGA设计中使用的SystemVerilog SystemVerilog 中包含了比用于FPGA设计的Verilog 语言增强了的许多功能，。从FPGA供应商和EDA工具供应商的综合工具使SystemVerilog的设计，以比在Verilog更容易理解的风格和较高的抽象层次的描述，加快编码过程和缓和重用。本文着眼于如何综合的SystemVerilog的可以写在FPGA中常用的各种功能块。设计围绕一个通用的总线与的多个仲裁masters和多个从机的例子来说明综合的编码方式。这里描述的一些技术已借由 VHDL与SystemVerilog的，而有些则是唯一可行的。

代表逻辑值

标准的4值类型的名为“logic”在SystemVerilog 语言中被定义。这表示对Veriog变量（reg）和wires（0，1，X和Z）隐式地使用的“类型”。你应该使用这种类型的单比特端口和变量的综合的代码。多比特端口和变量可以被定义由向量typelogic。下面的示例中示出的计数器模块与1-比特宽的输入输出端口和一个8位宽的内部变量的一部分。请注意变量设定从一个单一的连续赋值语句的（见输出qin例子），因此省去了所需的内部电线，将被要求在Verilog，SystemVerilog 允许。


部分文件列表

文件名 大小
UsingSystemVerilogforFPGADesign-中文.pdf 102K

【关注B站账户领20积分】

部分页面预览

（完整内容请下载后查看）
FPGA 设计中使用的 SystemVerilog  
SystemVerilog 中包含了比用于 FPGA 设计的 Verilog 语言增强了的许多功能， 。从 FPGA  
供应商和 EDA 工具供应商的综合工具使  
SystemVerilog 的设计，以比在 Verilog 更容易理解  
的风格和较高的抽象层次的描述，加快编码过程和缓和重用。本文着眼于如何综合的  
SystemVerilog 的可以写在 FPGA 中常用的各种功能块。 设计围绕一个通用的总线与的多个  
仲裁 masters 和多个从机的例子来说明综合的编码方式。 这里描述的一些技术已借由  
与 SystemVerilog 的，而有些则是唯一可行的。  
VHDL  
代表逻辑值  
标准的 4 值类型的名为“logic ”在SystemVerilog 语言中被定义。这表示对 Verilog 变量（reg ）  
和 wires （0,1，X 和 Z）隐式地使用的“类型” 。你应该使用这种类型的单比特端口和变量  
的综合的代码。多比特端口和变量可以被定义由向量  
器模块与 1 - 比特宽的输入输出端口和一个 8 位宽的内部变量的一部分。 请注意变量设定从  
qin 例子），因此省去了所需的内部电线，将被要求在  
typelogic 。下面的示例中示出的计数  
一个单一的连续赋值语句的（见输出  
Verilog ，SystemVerilog 允许。  
module counter(input logic clk,reset,enable,output logic q);  
logic [7:0] count;  
...  
assign q = count[7];  
endmodule: counter  
SystemVerilog 允许用户定义新的类型（例如一个特定的长度的  
logicvector ），并给予这些  
类型的有意义的名称，这可以使代码更容易阅读和增加可重用性的变化可以比一些常见的  
typedefs 而不是许多个别变量声明。 类型定义，因此通常放置内可以导入一个 packagethat ，  
SystemVerilog 的综合工具提供的基本类型是综合的。  
到其他模块。用户定义的类型都支持  
以下示例显示了一个包包含一个新的类型，它表示一个  
8 位逻辑向量和 packedstruct ，  
由两个 4-bit 逻辑向量的定义。声明一个结构被包装的意义，是整个结构的合成工具，酷似  
一个向量（ logic [7:0]  
在这种情况下） ，但可以通过名称访问它的元素在代码中处理。  
package types;  
typedef logic [7:0] wdata_t;  
typedefstruct packed {logic [3:0] data_h;  
logic [3:0] data_l;  
} wdata_struct_t;  
endpackage: types  

相关下载

全部评论(0)

暂无评论
评论赚积分>>

上传资源 上传优质资源有赏金

热门标签

更多>>

最新上传

  • 打赏
  • 30日榜单

热门下载

资料专题

推荐下载

本站上的所有资源均为源于网上收集或者由用户自行上传，仅供学习和研究使用，无任何商业目的，版权归原作如有侵权，请 来信指出，本站将立即改正。

ICP许可证号：京ICP证070360号     21IC电子网 2000- 版权所有

京ICP备11013301号

京公网安备 11010802024343号