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Quartus II软件设计系列：基础
资料介绍
您将学习如何使用Quartus®II软件v.9.0开发FPGA或CPLD。您将创建一个新项目，输入新的或现有的设计文件，并编译您的设计。您还将学习时序约束，并使用TimeQuest时序分析器（Quartus II软件附带的基于路径的静态时序分析工具）分析使用这些约束编译的设计。您将学习帮助您规划设计的技巧。您将使用Quartus II功能，可以帮助您更快地实现设计目标。您还将学习如何规划和管理目标设备的I / O分配。
您将学习如何使用Quartus®II软件v.9.0中的TimeQuest时序分析器约束和分析设计的时序。这包括了解FPGA时序参数，编写Synopsys设计约束（SDC）文件，在TimeQuest时序分析器中生成各种时序报告，并将这些知识应用于FPGA设计。除了学习确保设计满足时序的基本要求外，您还将看到TimeQuest时序分析器如何轻松创建时序约束以帮助您满足这些要求。
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| 文件名 | 大小 |
| The_Quartus_II_Software_Design_Series.doc | 36K |
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