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SV设计读书笔记

更新时间：2019-10-24 22:40:14 大小：161K 上传用户：xuzhen1查看TA发布的资源 标签：sv设计 下载积分：1分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

第二章SystemVerilog声明的位置

内容主要包括以下四个方面：

1.包定义及引用包的内容

2.Sunit 编辑单元声明

3.未命名块的声明

4.增强时间单元的定义

新增数据类型集锦：

1.ogic——代表1-bit4-state变量，类似于Verilog中的reg类型，可用来定义任意长度的变量。

2.enum——代表可计数的net或变量（veriable），类似于C语言中的枚举类型，但是附加了用于硬件模型的语法和语义。

3.typedef——用户自定义类型。

4.struct——结构体类型。

2.1包

2.1.1包定义

SystemVeritog 比 Veriog 增添了包定义，关键字为package和endpackage可综合的包中可以包括：

1.parameter和localparam常量定义

2.const 变量定义

3.typedef用户自定义类型

4.全自动化task和function定义

5.从其他包中引入状态

6.操作符重载定义

其中在包中，parameter 参数是不能进行重定义的。Parameter和localparam可综合。

如例2-1所示，为包定义。


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