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基于fpga的riscv处理器
资料介绍
本项目实现的是一个单核32位的小型RISC-V处理器核(tinyriscv)，采用verilog语言编写。设计目标是对标ARM Cortex-M3系列处理器。tinyriscv有以下特点：
支持RV32IM指令集，通过RISC-V指令兼容性测试；
采用三级流水线，即取指，译码，执行；
可以运行C语言程序；
支持JTAG，可以通过openocd读写内存(在线更新程序)；
支持中断；
支持总线；
支持FreeRTOS；
支持通过串口更新程序；
容易移植到任何FPGA平台(如果资源足够的话)；
部分文件列表
| 文件名 | 文件大小 | 修改时间 |
| src/ALU.v | 1KB | 2021-12-29 23:04:06 |
| src/CPU.v | 21KB | 2021-12-29 23:04:06 |
| src/Encoders.v | 1KB | 2021-12-29 23:04:06 |
| src/ImmediateExtractor.v | 1KB | 2021-12-29 23:04:06 |
| src/Parameter.v | 1KB | 2021-12-29 23:04:06 |
| src/program.txt | 1KB | 2021-12-29 23:04:06 |
| src/RAM.v | 1KB | 2021-12-29 23:04:06 |
| src/RegisterFile.v | 1KB | 2021-12-29 23:04:06 |
| src/ROM.v | 1KB | 2021-12-29 23:04:06 |
| src/test.v | 1KB | 2021-12-29 23:04:06 |
| src/Top.v | 1KB | 2024-05-30 07:24:16 |
| ... | ||
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资料：UART 驱动示例
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