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面向存算一体芯片的模拟计算阵列中存算一体芯片的符号位嵌入式比特并行SRAM存内计算宏单元.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的符号位嵌入式比特并行SRAM存内计算宏单元
摘要
比特并行SRAM存内计算（CIM）宏单元通过在SRAM阵列中直接嵌入计算逻辑，实现了高能效的矩阵乘加运算。然而，传统的比特并行CIM在SRAM pitch匹配约束下存在局部布线拥塞、有符号二进制补码MAC符号扩展开销大、以及加法树中间节点无效翻转功耗高等问题。本文基于28nm CMOS工艺，提出了一款符号位嵌入的高效比特并行SRAM CIM宏单元，首创混合信号翻转计数线无损位列压缩电路、bus-TCL嵌入式符号扩展和分阶段使能累加机制，在仅增加9%面积开销的前提下实现了1.35倍的能效提升，INT8模式下峰值能效达到106.85 TOPS/W。
一、比特并行SRAM CIM中的关键挑战
1.1 SRAM pitch匹配约束下的布线拥塞
在SRAM CIM宏单元中，计算逻辑必须与SRAM的位线间距（pitch）匹配，意味着计算电路必须在SRAM位线间距的宽度内布局。在先进工艺下，SRAM位线间距仅为数十纳米，计算逻辑的布线资源极为有限，导致局部布线拥塞，限制了计算单元的数量和复杂度。
1.2 符号扩展开销
在二进制补码表示中，有符号数的乘法需要将部分积的符号位扩展到累加器的完整位宽。传统方案中，符号扩展需要额外的逻辑门和布线资源，增加了面积开销，同时符号扩展的传播路径较长，增加了关键路径延迟。
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