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SoPC光纤通道控制器IP核的仿真验证

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通过片上可编程系统(SoPC)设计方法构建光纤通道(FC)控制器,详细分析了硬件设计的功能模块图.FC控制器硬件集成了NIOS Ⅱ处理器、DDR SDRAM控制器、flash控制器、定时器、串口和带Avalon接口的光纤通道接口逻辑,通过Avalon交换总线进行互连.采用自底向上的方法,分别从功能模块级、知识产权(IP)核级和系统级给出了FC控制器的仿真验证框架,并用Altera公司的Stratix GX系列现场可编程逻辑门电路(FPGA)进行了上板调试.验证结果表明,提出的仿真验证方案正确可行,能较好地完成验证任务.

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No．10

2008

华中科技大学学报(自然科学版)

Univ．of Sci．&Tech．(Natural Science Edition)

V01．36

Oct．

第36卷第10期

2008年lOft

J．Huazhong

SoPC光纤通道控制器IP核的仿真验证

张

刘景宁

舒

芳

童

薇

宇

(华中科技大学计算机科学与技术学院，湖北武汉430074)

摘要：通过片上可编程系统(SoPC)设计方法构建光纤通道(FC)控制器，详细分析了硬件设计的功能模块图．

II处理器、DDR SDRAM控制器、flash控制器、定时器、串12和带Avalon接口的

FC控制器硬件集成了NIOS

光纤通道接口逻辑，通过Avalon交换总线进行互连．采用自底向上的方法，分别从功能模块级、知识产权(IP)

GX系列现场可编程逻辑门电路

核级和系统级给出了FC控制器的仿真验证框架，并用Altera公司的Stratix

(FPGA)进行了上板调试．验证结果表明，提出的仿真验证方案正确可行，能较好地完成验证任务．

关键词；现场可编程逻辑门电路(FPGA)}片上可编程系统(SoPC)，光纤通道(FC)控制器；知识产权

(IP)核；验证；测试平台

中图分类号：TP393．4

文献标识码：A

文章编号：1671-4512(2008)10—0091-04

verification of SoPC-based

Simulation and

fibre channel controller IP core

Shu Wei

Zhang

Liu

Jingning

Fang Tong

Science and

of Science

University

(College

Computer

and

Technology，Huazhong

430074，China)

Technology．Wuhan

was

structure and function module of FC(fibre channel)controller

SoPC

controller，tim—

test action FC US-

group)and

Abstract：The

analyzed by

SDRAM_{controller，flash}

programmable chip)．NIOS ^IIprocessor，DDR

(system

er。UART(universal

receiver／transmitter)，JTAG(joint

asynchronous

were

Avalon fabric bus

the hardware

FC controller．A verification

lev—

level，IP(intelligence privilege)core

integrated through

logic

three

framework for FC

levers：module

controller，including

and

to the Ahera’S Stratix GXFPGA(field

ar—

and

level，is

program gate

system

proposed

applies

result showed that the verification scheme is feasible and task is finished

effectively．

ray)．The

chan—

words：FPGA(field

chip)；FC(fibre

programmable

program gate array)；SoPC(system

Key

privilege)core；verification；testbench

nel)controller；IP(intelligence

随着微电子设计技术的发展，掩模板和工程

案．采用SoPC方法实现光纤通道(FC，fibre

channel)控制器不仅能降低开发成本、缩短开发

周期，而且能方便地实现系统扩展．

验证成本不断增加，快速建立一个运行在系统中

circuit)

specific integrated

的ASIC(application

为保证FC控制器的有效性和高性能，必须

对硬件系统进行充分的仿真验证．对核心模块FC

原型最具成本效益的方法是利用FPGA(field

program gate array)进行设计．基于FPGA的原

型能够在芯片设计开始阶段便进行测试，加速验

证过程．SoPC(system

IP(intelligence privilege)核的仿真验证成为重

中之重口]．硬件系统的仿真分功能仿真和时序仿

transfer

programmable chip)技

level)寄存器传输级

术是SoC(system

chip)和FPGA结合的产

真[2]．RTL(register

物，是进行片上系统设计最迅速且行之有效的方

仿真和门级仿真都属于功能仿真．时序仿真则是

收稿日期：2007—06-26．

作者简介：刘景宁(1957-)，女，副教授，E-mail：j．n．1iu@163．corn．

基金项目：国家重点基础研究发展计划资助项目(2004CB218201)}国家自然科学基金资助项目(60273074)．

万方数据

· 92·

华中科技大学学报(自然科学版)

第36卷

通过对门级网表添加布局布线后产生的实际时序

延迟文件而进行的仿真．

共享式总线的带宽瓶颈．

IP核功能模块图

FC控制器的芯片架构

使用Altera公司的Stratix

GX系列的FPGA

FC是一种高性能串行数据传输通道，支持

SCSI，ATM等上层数据传输协议，主要用于快速

大容量的数据传输．FC控制器的协议解析工作由

软件和硬件协同完成．软硬件接口和功能划分极

大地影响控制器性能，性能要求成为接口功能划

分的重要依据．在本设计中，硬件部分主要完成物

理层、链路层及数据帧收发的功能【3]，软件部分负

责数据帧的组织和上层接口的实现．

来实现数据通道功能．图1为硬件实现的FC

核的功能模块连接图．上层软件将数据发送给控

制器硬件，经过FC协议栈的处理，校验数据生

成、封装成帧[5’6]．数据帧提交到Stratix GX收发

器，通过编码转换、并串转换等，产生串行的数据

SFP(small factor

流传输给硬件开发板上的FC

pluggable)，SFP将电信号转换为光信号发送出

去．接收通道接收到串行的数据后，进行时钟修

正，串并转换以及解码转换产生并行数据提交给

FC用户逻辑，FC用户逻辑对接收到的帧进行相

关处理，提交给上层．其中FC IP核的Avalon主

端口主动发起数据读写，而Avalon从端口向用户

提供寄存器空间的读写接口[73，主要用于设置和

FC控制器的硬件设计采用了基于SoPC平

CPU

台的没计方法．由SoPC中可定制的Nios

软核、DMA控制器软核、SDRAM控制器软核以

及自行设计的FC IP核，通过交换式结构的Ava—

lon总线互连H]．Avalon交换架构能同时多主机

运行，这种体系结构提高了系统带宽，消除了传统

读取FC

IP核的配置和统计信息．

Avalon

帧接收

接收日I擎I—

主端口

FIFO

8bit／iobit

接收器l l传输宁l

状态机l l边界对齐m解码器

原语LJ传输宁l U^8bit／10bit

i6丽五：

i三曼j

i云丽?

!至噬j

i_i瓣_娥1_jH簇期

I军垒辈

Stratix

检测I I合法性检测l

l解码器

收发器

Avalon

从端口

发送引擎

发送状态机

帧发送

FIFO

i否两?

i塑j

焉翮

陋鲤j

i鱼旦J

缓冲区到缓冲区流量控制

墨丽躺吣墨Ii耋器

图1

IP核的功能模块连接图

以按照要求产生同步或异步置位逻辑；使能逻辑

模块产生使能逻辑；测试用例模块产生FC IP核

模块所需的测试激励数据；测试监测模块对仿真

验证中数据进行监测，同时对输出结果进行检测．

FC控制器仿真验证设计和实现

对FC控制器硬件部分的验证从功能模块

级、IP核级和系统级3个层面进行．功能模块级

的验证能保证90％的错误在前期得到解决；IP

核级的验证不仅保证实现了FC协议规范，同时

保证了自定义IP核的可重用性和可集成性；系统

级验证可以保证系统各集成IP模块之间的协同

工作，同时能提供软硬件协同设计验证开发平台．

a．首先对FC IP核的主要模块进行功能验

证，包括FC端口状态机模块、发送和接收状态机

模块、发送和接收FIFO控制器模块、成帧和解帧

甲甲罕罕

测试监测模块

(

)

IP核模块

图2通用功能模块仿真框架

b．建立FC

IP核互连仿真模型从而实现对

IP核的验证．通过一个参数化的测试平台对FC

成帧和解帧模型进行验证．此模型包含不同序列

的初始化、在线和离线状态的检测．序列丢失、流

量控制和信用值恢复都能被检测到．通过制定完

善的测试方案，尽可能覆盖所有情况，从而解决

redundan—

模块、原语检测模块、并行CRC(cyclic

check)校验模块、流量控制模块和收发器模块

等．图2为通用功能模块仿真框架图[8]，其中：时

钟发生器产生所需的多个时钟；重置逻辑模块可

万方数据

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