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面向存储芯片的先进工艺中金属互连的RC延迟优化与低k介质集成.docx
资料介绍
面向存储芯片的先进工艺中金属互连的RC延迟优化与低k介质集成
——从Cu互连到低k介质的工艺集成与性能权衡
引言
在存储芯片的先进工艺节点中，金属互连的RC延迟已成为限制芯片性能提升的主要因素。在DRAM的1c nm节点，互连延迟已超过晶体管延迟，成为决定芯片工作频率的关键瓶颈。在3D NAND的500层以上堆叠中，字线和位线的RC延迟严重影响了读写速度。低k介电材料和铜互连的集成是降低RC延迟的主要技术路径，但低k材料的机械强度、热稳定性和工艺兼容性给存储芯片的制造带来了新的挑战。本文系统分析面向存储芯片的先进工艺中金属互连的RC延迟优化技术，探讨低k介质集成方案。
互连RC延迟的物理基础
RC延迟的组成
金属互连的RC延迟由电阻和电容的乘积决定：
τ = R × C = ρ × (L / (W × H)) × k × ε0 × (L / S)
其中ρ为金属电阻率，L为互连长度，W为线宽，H为线厚，k为介电常数，ε0为真空介电常数，S为线间距。
尺寸微缩对RC延迟的影响
在工艺节点微缩过程中，互连尺寸的变化对RC延迟的影响如下：
1. 线宽缩小：线宽W缩小导致电阻增大，RC延迟增加。
2. 间距缩小：线间距S缩小导致电容增大，RC延迟增加。
3. 长度不变：芯片面积增大导致互连长度L增加，RC延迟进一步增加。
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