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ProASIC3内核介绍
资料介绍
当逻辑单元 VersaTile用作带使能端的D触发器，置位或者清零信号只能通过全局网络来驱动。
Actel有七层布线结构，下面3层为金属走线，上面4层才是布线资源。
用于相连逻辑单元的互连，允许每个 VersaTile的输出与8个相邻VersaTile的輪入直接相连，速度非常快。
堤供较远距离和较高扇出的布线方案，这些布线资源可以跨越1个2个或4个 VersaTile，沿垂直和水平方向走线。
以最小的延肘跨越整个器件，垂直方向可以跨越正负12个 VersaTile，水平方向上可以跨越正负16个 VersaTile。
应用于需要低偏斜、低延肘、低抖动、高扇出的网点。全局网络分为片上全局网络和象限全局网络
时钟调整电路用于对肘钟信号的调整，可以实现对翰入信号的分频倍频、移相和延肘等標作，主要应用于高速、多肘钟、高性能坜合。
每个CCC管辖的全局管脚有9个；外部的任意IO通过 PLLINT连接到（CLKA、CLKB或CLKC需要通过 PLLINT宏输入到CCC
位于 ProASIC3的西側有一个PLL，对于带有PLL的CCC是完全可配置的。一般常用的两种方法是
把普通的网络提升到全局网络
assign global clock-net netname在 Designer中进行编译 CLKINT会自动被加入
提升一个网络到象限全局
assign quadrant clock-net netname-quadrant[URJULILRLLI如果被提升的网络为普通网络那么他会通过CLKⅠNT桥接到象限全局上把全局网络变为普通的网络
unassign global clock-net netname意：假如我们想把某一个端口连接的网络进行约束，这个端口的名字要取综合后的它所对应的名字
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资料：bitboy
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