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面向存储芯片的高性能锁相环PLL设计从电荷泵到全数字架构.docx
资料介绍
面向存储芯片的高性能锁相环PLL设计从电荷泵到全数字架构
——面向DDR5和HBM接口的低抖动、宽频率范围时钟生成
引言
锁相环（PLL）是存储芯片中时钟生成和同步的核心电路。在DDR5和HBM接口中，PLL需要生成高频、低抖动的时钟信号，支持数据速率高达6400 MT/s（DDR5）和8192 MT/s（HBM3E）。同时，PLL需要在宽频率范围内工作，支持不同工作模式下的频率切换。电荷泵PLL（CP-PLL）是传统的PLL架构，但全数字PLL（ADPLL）在先进工艺节点中展现出更好的工艺可移植性和灵活性。本文系统分析面向存储芯片的PLL设计原理，从电荷泵到全数字架构的演进路径。
PLL的基本架构
PLL的主要组成
PLL由以下基本模块组成：
1. 鉴频鉴相器（PFD）：比较参考时钟和反馈时钟的频率和相位，产生UP和DN脉冲信号。
2. 电荷泵（CP）：将PFD的UP/DN脉冲转换为电流脉冲，对环路滤波器充电或放电。
3. 环路滤波器（LF）：对电荷泵的电流脉冲进行积分和滤波，产生控制电压。
4. 压控振荡器（VCO）：根据控制电压调整振荡频率，产生输出时钟。
5. 分频器：将输出时钟分频后反馈至PFD，实现频率合成。
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