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高速低功耗数字校正PipelineADC的研究设计
资料介绍
ADC（Analog to Digital Converter）的种类多种多样，它们的架构限制了速度、精度以及功耗等各方面的性能，因此，不同的ADC在不同应用场合有着特定的优势和市场。PipelineADC由于其速度快，精度较高，功耗相对较小，所以广泛应用于视频应用领域。随着高清数字电视的普及，ADC的要求由原来的8-10bits提高到12-14bits，速度由几十MHz提高到几百MHz。ADC的速度得益于工艺尺寸的缩减，但是精度却受到了限制。在CMOS工艺中，尺寸下降导致晶体管的本征增益的衰减，深亚微米工艺中，元件的匹配系数不是很高，OP AMP（Operational Amplifier）会产生大的offset（失调电压），电容可能会有大的mismatch，这些都将PipelineADC的精度限制在10bits左右，想要得到更高精度，必须针对这些误差设计模拟或者是数字的补偿电路。
最近几年，数字纠正算法成了提升Pipeline ADC的一个有效方法，这得益于尺寸的缩减，集成度的提升，使得其相对于模拟域里的矫正方法有着更小的功耗和面积。本文详细推导了导致PipelineADC性能下降的非理想因素，提出一种基于快速简单的校正方法，用simulink仿真验证可以看出性能得到有效地提升。
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| 高速低功耗数字校正PipelineADC的研究设计.pdf | 7M |
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