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面向存算一体芯片的模拟计算阵列中存算一体芯片的基于MRAM的多芯粒异构集成存算一体芯片.docx
资料介绍
面向存算一体芯片的模拟计算阵列中存算一体芯片的基于MRAM的多芯粒异构集成存算一体芯片
摘要
存算一体芯片的规模扩展面临单芯片面积限制和良率挑战，多芯粒异构集成成为突破这一瓶颈的关键路径。本文基于2026年世界半导体大会发布的WWW48K芯片技术路线，设计了一种基于STT-MRAM的多芯粒异构集成存算一体芯片，通过4个计算芯粒与1个控制芯粒的硅中介层互联，实现了存算单元的灵活扩展和工艺节点的异质集成。在INT4精度下，单个存算宏的算力密度达到120 GOPS/mm²，芯片典型功耗为2.5W，算力为4 TOPS，为端侧AI推理提供了高性价比的解决方案。
一、MRAM存算一体单元
1.1 STT-MRAM的优势
STT-MRAM作为存算一体芯片的存储介质，具有非易失性（断电不丢数据）、读写速度快（约10ns）、与CMOS工艺兼容性良好等优势。每个MRAM位单元不仅存储权重，还通过精确控制读电流的方式完成与输入数据的乘法累加运算，通过电流镜阵列实现多比特权重（4bit）的在线映射。
1.2 计算宏单元设计
单个存算宏单元包含256×256个MRAM位单元，在INT4精度下算力密度达到120 GOPS/mm²，是传统SRAM方案的2.3倍。宏单元内置片上在线校准与冗余位纠错，将计算误差控制在±1%以内。
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