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MCS-DMA_一种面向SoC内DMA传输的内存控制器优化设计

更新时间：2019-12-30 10:55:56 大小：518K 上传用户：xiaohei1810 查看TA发布的资源 标签：soc dma 内存控制器 下载积分：1分评价赚积分（如何评价?）打赏收藏评论(0) 举报

资料介绍

当前主流片上总线协议--AHB存在访存带宽利用率较低的问题.本文基于SoC内DMA传输较多的特点,提出一种新的优化设计:在内存控制器内部增加MCS-DMA模块,并通过驱动程序将MCS-DMA模块与目标DMA传输绑定.一方面实现数据预取,提升了单个DMA传输时的总线带宽利用率;另一方面使访存请求在内存控制器内部流水化完成,提升多个DMA并发时的总线带宽利用率.将该设计应用到北大众志SK SoC后,单个DMA传输时的总线带宽利用率提升至100%,多个DMA并发时的总线带宽利用率从33.3%提升至85.5%,而芯片的设计面积仅增加2.9%.

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学

Ⅷ．粥No．3

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电

报

第3期

2010年3月

^CT^ELEcIRONlCASIMCA

MCS—DMA：一种面向SoC内DMA传输的

内存控制器优化设计

黄侃，佟冬，刘洋，杨寿贵，程旭

(北京大学微处理器研究开发中心，北京100871)

摘要：当前主流片上总线协议——AHB存在访存带宽利用率较低的问题．本文基于SoC内DMA传输较多的

特点，提出一种新的优化设计：在内存控制器内部增加MCS-DMA模块，并通过驱动程序将MCS-DMA模块与目标DMA

传输绑定．一方面实现数据预取，提升了单个DMA传输时的总线带宽利用率；另一方面使访存请求在内存控制器内部

流水化完成，提升多个DMA并发时的总线带宽利用率．将该设计应用到北大众志SK SoC后，单个DMA传输时的总线

带宽利用率提升至100％，多个DMA并发时的总线带宽利用率从33．3％提升至85．5％，而芯片的设计面积仅增加

2．9％．

关键词：

．

系统芯片；内存控制器；直接内存访问

嗍

中图分类号：

文献标识码：

文章编号：0372-2112(2010)03-0598477

MCS-DMA：An_Optimization

Design

Memo吖

Controller for DMATransfers in SoC

HUANG Kan，TONG

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Key wo心：System-on-Chip；nmnory controller；direct memory

持流水化交易晗J，AHB总线访存时带宽利用率较低．文

献[6]进一步模拟了内存控制器和Io设备的行为，并分

析了多层总线的通信架构，指出即使使用多层总线架构

也不能显著提升性能．总线带宽利用率较低，会导致设

备因带宽不足而降低性能．对于具有硬实时性访存带宽

需求的设备(如显示控制器)，带宽不足将导致设备无法

正常工作．从另一个角度看，较低的带宽利用率也迫使

总线必须工作在更高的时钟频率下，才能满足设备带宽

需求，增加了系统功耗．上述问题在北大众志一sK系统

芯片【_7J(简称SK SoC)流片后的性能评估中凸显出来．

为了在后续设计中解决该问题，最直接的方法是升

1引言

随着半导体器件集成度的提升，系统芯片(Sy=tem-

on-Chip，SoC)设计规模日益增大．为了缩短研发周期和

降低流片风险，设计时通常基于知识产权(Intellectual

Property，IP)复用的方法学【1]．根据文献[2]的统计，目前

市场上，使用√岫(Advanced

线接口的P产品数量最多，故相当多的SoC都会使用

Bus)13J总

Hish．performance

AHB总线连接内部各个口模块．

然而，AHB总线本身存在性能缺陷．文献[4，5]基于

模拟评测结果指出，相比于其他总线协议，由于其不支

收稿日期：2009-01．10；修回日期：2009-06-25

基金项目：国客863高技术研究发展计划(No．X幻6AA010202)

万方数据

第3期

599

黄侃：MC．S-DMA：一种面向s0C内DMA传输的内存控制器优化设计

extensive

SoC为应用

因，再详细介绍MCS-DMA方法，接着以SK

级到更高效率的总线架构，如AXI(Advanced

Interface)bJ．但由于项目时间和成本的限制，短期内完

成升级十分困难．除此之外，人们也尝试了其他优化方

法．在总线端，文献Is]使用更长的突发(Burst)交易提升

总线带宽利用率，但当访存延迟较大时，该方法提升效

果有限，并且增加突发交易长度使每次交易占用总线

更久，增加了其他设备的最大访存延迟．文献[9]提出

了一种与AHB完全兼容的总线架构，其支持同时发出

多个交易，但该方法需要对每个主从设备接口进行协

议转换，改变了总线架构，实现复杂度较大．在内存控

制器端，文献[10]基于多媒体应用访存的规律性，在内

存控制器内部自动生成访存地址，从而减少地址总线

的通信量，但其改变了主从设备间的通信方式，因此需

要修改访存主设备模块后才能使用．文献[11]通过提前

终止内存端的突发传输和提前激活行两项技术，减少

访存延迟，从而提升访存带宽利用率，但其访存延迟的

减少能力有限，故带宽利用率提升效果也有限．

实例评估MCS-DMA方法的优化效果，最后进行总结．

2眦传输性能分析

本节通过在SKSoC中的评测，详细介绍AHB总线

带宽利用率低的现象，并分析其原因．

本文按表达式定义各设备交易的总线带宽利用

率：

=t_a×100％e

1Lu"／o

～(1l，)

式中，t。为数据传输周期数，t。为总线被该设备占用的

周期数．总线带宽利用率描述了设备对其所占用总线

带宽的使用效率．最佳状况下，总线带宽利用率可达

100％，此时设备充分利用了所分配到的总线带宽．

本文基于后文4．1节中介绍的实验环境，分别评测

了SK

soC中五个I／O控制器单独进行DMA读写访存

时的总线带宽利用率，如表1所示．

裹l

SoC各设备DMA传输总线带宽利用率

经观察发现，SK SOC以及当前主流SoC(如钉No．

耻ldikLl2J、TI OMAI)[13J等)具有一共同特征，即内部模块

多数都基于直接内存访问(DiIect

Access，DMA)

Memory

方式进行数据传输，DMA传输在SoC内所有访存交易

中，占据了很大比重．优化DMA传输的总线带宽利用率

可以有效提升SoC系统整体访存性能．因此，本文提出

Con．

一种DMA访存优化方法——McS_DMA(Memory

troller Side

D姒)．该方法借鉴了文献[14]中通过流缓冲

读

写

528

1410

*t91

37．5％

66．8％

器(Stream Buffer)预取以减少处理器访存延迟的思想，

无须改变SOC现有总线架构，仅在内存控制器接13处和

DMA驱动程序处做少量修改，通过预取DMA传输所需

数据，减少访存延迟，并使各设备的访存请求在内存控

制器内部流水化完成，从而提升总线带宽利用率．将该

方法应用到北大众志SK SOC的设计中，仅增加较少的

设计面积，即可有效提升DMA传输的总线带宽利用率．

后文将首先分析AI-IB总线访存带宽利用率的原

根据表1中的数据，DMA传输写交易的总线带宽

利用率较高，几何平均值达到72．1％．但DMA传输读

交易的总线带宽利用率较低，几何平均值仅有41．6％．

DMA读交易访存带宽利用率偏低的原因是总线传

输与内存传输间的并行度偏低．如图1(口)所示，进行

DMA写交易时，总线传输在数据被全部写入内存控制

器内部缓存后，即可结束，然后开始下一次总

线传输．下一次总线传输可以和前一次交易的

空闲

单线l穹阑 [精采l l教据l ltP／求2l数据2

写交易

(4)

内存传输并行进行，所以DMA写交易的带宽

利用率较高．并且，写交易的带宽利用率还可

内存I

空闲

I请累lj等待l戮撂l l谤求2I等待|数据2I

空用

以通过增加内存控制器内部缓存大小进一步

提升．而对于DMA读交易，如图1(6)所示，必

蓑

嚣总线L兰望L』

(

蔷

D＼姜岂—．=?墅生—_=b／鍪

＼

鼋}立票兰习——

／

竺半

一

须完成①内存控制器接收交易请求、②控制器

发出访存请求、③数据从内存返回和④总线主

设备接收数据四个阶段后才能结束．在等待数

据返回的过程中，总线上不能开始新的交易，

因此总线带宽利用率较低．此时，

空用

内存l

l请求lI等待I敷撂l I空闲f请求2I等待l

I空闲

空用

总线l空闲l请求1 l数据I i空用I谤求2 l数据2

谈交易

优化后

(预取!，／二

数据l、2

(∞

空闲

内存l请求l、2 l等待l

图1访存交易过程示意图

· VGA模块只能发出读交易．

万方数据

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