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Foveros 3D堆叠技术

更新时间：2026-07-15 08:49:00 大小：15K 上传用户：潇潇江南查看TA发布的资源 标签：3D堆叠 下载积分：2分 评价赚积分 （如何评价?） 打赏 收藏 评论(0) 举报

资料介绍

技术背景

摩尔定律推动半导体行业延续了半个多世纪的性能增长，但随着晶体管尺寸缩小到3nm以下，传统二维平面晶体管缩放遇到了物理瓶颈：短沟道效应加剧、漏电功耗上升、制造成本指数级增长。行业开始探索新的维度提升芯片集成度，3D堆叠技术由此成为延续摩尔定律的核心方向之一。英特尔在2018年Hot Chips大会上正式推出了Foveros 3D堆叠技术，这是业内第一款量产的逻辑芯片对逻辑芯片的3D堆叠技术，打破了此前3D堆叠多用于存储芯片的局限，为高端计算芯片设计开辟了新路径。

在Foveros推出之前，3D堆叠主要应用在内存领域，比如HBM高带宽内存通过TSV（硅通孔）技术将多层存储裸片堆叠在一起，解决内存带宽瓶颈，但逻辑芯片的堆叠面临更大挑战：不同功能裸片的制造工艺不匹配、散热难度大、互联密度要求高、良率控制难度大。Foveros的核心突破就是解决了逻辑对逻辑堆叠的核心痛点，让设计师可以把不同功能模块拆分到不同裸片，分别采用最适合的工艺制造，再通过高密度垂直互联整合在一起，兼顾性能、成本和功耗。

核心技术原理

架构设计：基片+堆叠裸片的异构架构

Foveros采用“主动基片（Active Base Die）+顶层裸片（Top Die）”的异构堆叠架构，不同于传统单片SoC把所有功能模块集成在一块硅片上，Foveros将芯片拆分为多个不同功能的裸片：负责基础输入输出、内存控制器、PCIe接口等通用功能的模块集成在主动基片，而计算核心类高性能模块（比如CPU大核、GPU计算单元、AI加速器）则单独制造后堆叠在基片之上。这种拆分设计的最大优势是工艺异构优化：高性能计算核心可以采用更先进的制程工艺提升性能、降低功耗，而通用I/O模块对工艺不敏感，可以采用成熟的低功耗工艺降低制造成本，最终实现性能和成本的平衡。

例如英特尔首款采用Foveros技术的产品Ice Lake-U处理器，就是将4个CPU大核堆叠在14nm工艺制造的基片上，CPU核心采用10nm工艺制造，既发挥了10nm工艺在高性能核心上的功耗优势，又通过成熟14nm工艺降低了整体芯片成本，同时缩小了整体芯片的投影面积，提升了晶圆利用率。


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Foveros_3D堆叠技术.docx 15K

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