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面向存算一体芯片的模拟计算阵列中电容阵列匹配性与布局优化技术.docx
资料介绍
面向存算一体芯片的模拟计算阵列中电容阵列匹配性与布局优化技术
——从共质心布局到虚拟电容的匹配精度提升方案
引言
在存算一体芯片的模拟电路中，电容阵列广泛用于SAR ADC、电荷域DAC和开关电容滤波器中。电容阵列的匹配精度直接影响这些电路的精度和性能，在先进工艺节点中，电容的失配由光刻、刻蚀和CMP等工艺的随机偏差引起。布局优化技术通过精心设计电容的排列方式和周围环境，显著提高电容的匹配精度。本文系统分析面向存算一体芯片的模拟计算阵列中电容阵列匹配性与布局优化技术。
电容失配的机理
随机失配
电容随机失配的物理来源：
1. 边缘粗糙度：电容极板的边缘粗糙度导致电容值偏差，边缘粗糙度由光刻和刻蚀工艺决定。
2. 介电层厚度偏差：电容介电层的厚度在晶圆上分布不均匀，导致电容值偏差。
3. 掺杂浓度波动：电容极板的掺杂浓度波动导致极板电阻变化，影响电容值。
系统失配
电容系统失配的来源：
1. 光刻偏差：光刻工艺的曝光和聚焦偏差导致电容尺寸的系统性偏差。
2. 刻蚀偏差：刻蚀工艺的速率偏差导致电容尺寸的系统性偏差。
3. CMP偏差：CMP工艺的去除速率偏差导致介电层厚度的系统性偏差。
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