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先进制程芯片签核流程规范
资料介绍
一、签核流程概述
先进制程芯片签核是确保集成电路设计符合制造要求、性能指标及可靠性标准的关键环节，通过多维度验证与审批机制，实现设计数据从研发阶段向量产阶段的合规性过渡。签核流程需覆盖设计规则检查（DRC）、布局布线验证（LVS）、物理验证、时序分析、可靠性仿真等核心环节，涉及设计、验证、工艺、测试等多团队协同。
二、签核关键阶段与要求
（一）设计规则检查（DRC）
1. **检查内容**：基于代工厂提供的工艺设计套件（PDK），验证版图布局是否满足最小线宽、间距、密度等物理规则，确保可制造性。
2. **签核标准**：需通过代工厂一级DRC检查，零致命错误（Critical Error），次要错误（Minor Error）数量不超过5个且经工艺团队评估不影响良率。
3. **责任部门**：版图设计团队主导，工艺团队提供规则支持。
（二）布局布线验证（LVS）
1. **检查内容**：对比版图与网表的电路连接关系，确保实际布线与逻辑设计一致，避免短路、开路或错连。
2. **签核标准**：零连接错误，寄生参数提取（PEX）结果需与仿真模型偏差在±5%以内。
3. **责任部门**：数字/模拟设计团队，验证团队提供网表一致性校验支持。
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